芯片設計 CMOS模擬集成電路版圖設計與驗證：基於Cadence IC 617（簡體書）

在現代集成電路中，模擬電路大約占據了75%的比例。據統計，在第一次硅驗證過程中，模擬電路的設計通常會耗費40%的設計努力，同時在設計錯誤中的占比也會超過50%。隨著工藝進入納米級階段、系統級芯片（System-on-Chip，SoC）功能復雜度的不斷提高，模擬設計方法和自動化將成為未來SoC設計的主要瓶頸。而模擬集成電路版圖作為模擬設計物理實現的重要環節，在很大程度上決定了一款芯片的成敗。

依據CMOS模擬集成電路版圖設計與驗證的基本流程，依托Cadence IC 617版圖設計工具和Mentor Calibre物理驗證工具，編者結合實例介紹了運算放大器等基本模擬電路的版圖設計、驗證方法，以供學習CMOS模擬集成電路版圖設計的讀者參考。

本書內容主要分為四部分，共8章內容：

第1章首先介紹了先進納米級CMOS器件的理論知識，包括FD-SOI MOSFET和FinFET兩種主要結構的特點和物理特性。之後對深亞微米和納米級工藝中的gm/ID設計方法進行了詳細分析。

第2章重點討論CMOS模擬集成電路設計的基本流程、模擬版圖定義，之後分小節討論CMOS模擬集成電路版圖的概念、設計、驗證流程、布局和布線準則，以及通用的設計規則，使讀者對版圖知識有一個概括性的了解。

第3~5章分章節詳細介紹了Cadence IC 617版圖設計工具、Mentor Calibre版圖驗證工具，以及完整的CMOS模擬集成電路版圖設計、驗證流程。

第3章首先對Cadence IC 617版圖設計仿真環境進行了總體說明，包括Cadence IC 617軟件的主要窗口和菜單項。之後詳細介紹了Cadence Virtuoso的各種基本操作和方法。

第4章首先介紹了Mentor Calibre版圖驗證工具的窗口和菜單項，之後以一款密勒補償的運算放大器為例，解析進行模擬版圖物理驗證，以及寄生參數提取的基本方法，使讀者初步了解Mentor Calibre的DRC、LVS，以及PEX工具菜單的基本功能。

第5章詳細討論了CMOS模擬集成電路設計的全流程。本章以一個單級跨導放大器電路為實例，介紹電路建立，電路前仿真，版圖設計、驗證、反提，以及電路後仿真，輸入輸出單元環拼接直到GDSII文件導出的全過程，使讀者對CMOS模擬集成電路從設計到流片的全過程有一個直觀的認識。

第6~8章，在初步掌握Cadence IC 617與Mentor Calibre進行版圖設計和驗證的基礎上，通過實例介紹利用Cadence IC 617版圖設計工具、Mentor Calibre物理驗證工具進行運算放大器、帶隙基準源、低壓差線性穩壓器等基本模擬電路版圖設計的方法。其中第8章對Mentor Calibre中LVS驗證的常見問題進行了分析討論。

本書內容詳盡豐富，具有較強的理論性和實踐性。本書由廈門理工學院微電子學院陳鋮穎老師主持編寫，中國電子科技集團公司第四十七研究所高級工程師範軍和遼寧大學物理學院尹飛飛老師一同參與完成。其中陳鋮穎老師完成了第1、2、5、8章的編寫，範軍老師完成了第3、4章的編寫，尹飛飛老師完成了第6、7章的編寫。同時感謝廈門理工學院微電子學院左石凱、蔡藝軍、黃新棟、林峰、梁璐老師，以及研究生陳思婷、馮平、楊可、宋長坤同學在資料查找、文檔整理和審校方面付出的辛勤勞動。正是有了大家的共同努力，才使本書得以順利完成。

本書受到廈門理工學院教材建設基金資助項目,福建省教育科學“十三五”規劃課題（FJJKCG20-011)，福建省新工科與改革實踐項目，廈門市青年創新基金項目（3502Z20206074）的支持。

由於本書內容涉及器件、電路、版圖設計等多個方面，以及受時間和編者水平限制，書中難免存在不足和局限，懇請讀者批評指正。

編者

2021年1月

前言

第1章 納米級CMOS器件1

1.1概述1

1.2平面全耗盡絕緣襯底上硅（FD-SOI）MOSFET4

1.2.1采用薄氧化埋層的原因5

1.2.2超薄體中的二維效應8

1.3FinFET11

1.3.1三柵以及雙柵FinFET12

1.3.2實際中的結構選擇19

1.4基於gm/ID的設計方法20

1.4.1模擬集成電路的層次化設計20

1.4.2gm/ID設計方法所處的地位21

1.4.3gm/ID設計方法的優勢22

1.4.4基於Vov的設計方法23

1.4.5gm/ID設計方法詳述27

1.4.6基於gm/ID的設計實例31

第2章 CMOS模擬集成電路版圖基礎33

2.1CMOS模擬集成電路設計流程33

2.2CMOS模擬集成電路版圖定義36

2.3CMOS模擬集成電路版圖設計流程37

2.3.1版圖規劃38

2.3.2版圖設計實現39

2.3.3版圖驗證40

2.3.4版圖完成41

2.4版圖設計通用規則42

2.5版圖布局44

2.5.1對稱約束下的晶體管級布局45

2.5.２版圖約束下的層次化布局46

2.6版圖布線50

2.7CMOS模擬集成電路版圖匹配設計54

2.7.1CMOS工藝失配機理54

2.7.2元器件版圖匹配設計規則56

第3章 Cadence Virtuoso 617版圖設計工具59

3.1Cadence Virtuoso 617界面介紹59

3.1.1Cadence Virtuoso 617 CIW界面介紹60

3.1.2Cadence Virtuoso 617 Library Manager界面介紹66

3.1.3Cadence Virtuoso 617 Library Path Editor操作介紹85

3.1.4Cadence Virtuoso 617 Layout Editor界面介紹96

3.2Virtuoso 基本操作124

3.2.1創建圓形124

3.2.2創建矩形125

3.2.3創建路徑126

3.2.4創建標識名127

3.2.5調用器件和陣列128

3.2.6創建接觸孔和通孔130

3.2.7創建環形圖形131

3.2.8移動命令132

3.2.9復制命令133

3.2.10拉伸命令134

3.2.11刪除命令135

3.2.12合並命令135

3.2.13改變層次關係命令136

3.2.14切割命令138

3.2.15旋轉命令139

3.2.16屬性命令140

3.2.17分離命令141

3.2.18改變形狀命令142

3.2.19版圖層擴縮命令143

第4章 Mentor Calibre版圖驗證工具145

4.1Mentor Calibre版圖驗證工具簡介145

4.2Mentor Calibre版圖驗證工具調用145

4.2.1采用Virtuoso Layout Editor內嵌方式啟動146

4.2.2采用Calibre圖形界面啟動147

4.2.3采用Calibre View查看器啟動149

4.3Mentor Calibre DRC驗證151

4.3.1Calibre DRC驗證簡介151

4.3.2Calibre nmDRC界面介紹153

4.3.3Calibre nmDRC驗證流程舉例159

4.4Mentor Calibre nmLVS驗證170

4.4.1Calibre nmLVS驗證簡介170

4.4.2Calibre nmLVS界面介紹170

4.4.3Calibre LVS驗證流程舉例183

4.5Mentor Calibre寄生參數提取(PEX)194

4.5.1Calibre PEX驗證簡介194

4.5.2Calibre PEX界面介紹194

4.5.3Calibre PEX流程舉例204

第5章 CMOS模擬集成電路版圖設計與驗證流程213

5.1設計環境準備213

5.2單級跨導放大器電路的建立和前仿真219

5.3跨導放大器版圖設計230

5.4跨導放大器版圖驗證與參數提取241

5.5跨導放大器電路後仿真258

5.6輸入輸出單元環設計264

5.7主體電路版圖與輸入輸出單元環的連接272

5.8導出GDSII文件277

第6章運算放大器的版圖

設計280

6.1運算放大器基礎280

6.2運算放大器的基本特性和分類281

6.2.1運算放大器的基本特性281

6.2.2運算放大器的性能參數282

6.2.3運算放大器的分類286

6.3單級折疊共源共柵運算放大器的版圖設計291

6.4兩級全差分密勒補償運算放大器的版圖設計296

6.5電容—電壓轉換電路版圖設計300

第7章 帶隙基準源與低壓差線性穩壓器的版圖設計308

7.1帶隙基準源的版圖設計308

7.1.1帶隙基準源基本原理308

7.1.2帶隙基準源版圖設計實例314

7.2低壓差線性穩壓器的版圖設計318

7.2.1低壓差線性穩壓器的基本原理319

7.2.2低壓差線性穩壓器版圖設計實例321

第8章 Calibre LVS常見錯誤解析326

8.1LVS錯誤對話框（RVE對話框）326

8.2誤連接334

8.3短路336

8.4斷路337

8.5違反工藝原理338

8.6漏標342

8.7元件參數錯誤343

參考文獻345