數字集成電路設計：從VLSI體系結構到CMOS制造（簡體書）

本書從架構和算法講起，介紹了功能驗證、VHDL建模、同步電路設計、異步數據獲取、能耗與散熱、信號完整性、物理設計、設計驗證等必備技術，還講解了VLSI經濟運作與項目管理，并簡單闡釋了CMOS技術的基礎知識，全面涵蓋了數字集成電路的整個設計開發過程。 本書既可以作為高等院校微電子、電子技術等相關專業高年級師生和研究生的參考教材，也可供半導體行業工程師參考。

作者：(瑞士)Hubert Kaeslin　譯者：張盛 戴宏宇

目　錄 第1章　微電子學導引　1 1.1　經濟的影響　1 1.2　概念和術語　3 1.2.1　吉尼斯紀錄的視角　3 1.2.2　市場視角　4 1.2.3　生產的視角　5 1.2.4　設計工程師的視角　8 1.2.5　商業的視角　13 1.3　數字VLSI設計流程　13 1.3.1　Y圖，數字電子系統的地圖　13 1.3.2　VLSI設計的主要階段　14 1.3.3　單元庫　21 1.3.4　電子設計自動化軟件　22 1.4　FPL　22 1.4.1　配置技術　23 1.4.2　硬件資源的結構　24 1.4.3　商業產品　27 1.5　問題　28 1.6　附錄I：邏輯系列的簡明術語表　28 1.7　附錄II：用圖表匯編電路有關的術語　30 第2章　從算法到架構　34 2.1　架構設計的目標　34 2.2　兩種相對的架構　34 2.2.1　算法的什麼性質使得它適合專用的VLSI架構　38 2.2.2　在相對的架構中間有很大的空間　41 2.2.3　通用處理單元和專用處理單元的聯合　41 2.2.4　協處理器　42 2.2.5　專用指令集處理器　42 2.2.6　可配置計算　44 2.2.7　可擴展指令集處理器　45 2.2.8　摘要　45 2.3　VLSI架構設計的變換方法　46 2.3.1　算法領域的再建模空間　47 2.3.2　架構領域的再建模空間　48 2.3.3　系統工程師和VLSI設計師必須通力合作　48 2.3.4　描述處理算法的圖示方法　49 2.3.5　同形架構　50 2.3.6　架構選擇的優缺點　51 2.3.7　計算周期與時鐘周期　52 2.4　組合運算的等價變換　52 2.4.1　共同的前提　53 2.4.2　迭代分解　54 2.4.3　流水線　56 2.4.4　復制　59 2.4.5　時間共享　61 2.4.6　結合變換　65 2.4.7　其他代數變換　66 2.4.8　摘要　66 2.5　臨時數據存儲的方法　67 2.5.1　數據訪問模式　67 2.5.2　可用的存儲器配置和面積占用　67 2.5.3　存儲容量　68 2.5.4　片外的連線和成本　69 2.5.5　延遲和時序　69 2.5.6　摘要　69 2.6　非遞歸計算的等價變換　70 2.6.1　重定時　70 2.6.2　回顧流水線　71 2.6.3　脈動變換　73 2.6.4　回顧迭代分解和時間共享　73 2.6.5　回顧復制　74 2.6.6　摘要　74 2.7　遞歸計算的等價變換　75 2.7.1　反饋的障礙　75 2.7.2　展開第一階循環　76 2.7.3　更高階的循環　77 2.7.4　時變的循環　79 2.7.5　非線性或一般的循環　80 2.7.6　流水線交織不是等價變換　82 2.7.7　摘要　84 2.8　變換方法的推廣　84 2.8.1　推廣到其他細節層次　84 2.8.2　串行位架構　85 2.8.3　分布式算法　87 2.8.4　推廣到其他代數結構　89 2.8.5　摘要　91 2.9　結論　91 2.9.1　總結　91 2.9.2　從能量角度看非常好的架構選擇　93 2.9.3　評估架構選擇的指南　94 2.10　問題　96 2.11　附錄I：代數結構的詞匯表概要　97 2.12　附錄II：VLSI子函數的面積和延時數據　100 第3章　功能驗證　102 3.1　如何建立有效的功能規格說明　102 3.1.1　形式化的規格說明　103 3.1.2　快速原型　103 3.2　制定適合的仿真策略　104 3.2.1　需要什麼條件才能在仿真中發現設計缺陷　105 3.2.2　仿真和響應檢查必須自動發生　105 3.2.3　徹底的驗證仍然是個難以達到的目標　106 3.2.4　所有的局部驗證的技術都有各自的缺陷　107 3.2.5　從多個來源搜集測試用例會有幫助　111 3.2.6　基於斷言的驗證也有幫助　112 3.2.7　把測試開發和電路設計分開也有幫助　113 3.2.8　虛擬原型有助于產生期望的響應　114 3.3　在整個設計周期里重用相同的功能量規　114 3.3.1　處理激勵和期望響應可選方法　116 3.3.2　模塊化的測試平臺設計　116 3.3.3　激勵和響應明確定義的時間表　117 3.3.4　略過冗余的仿真序列降低運行次數　119 3.3.5　抽象到對更高層次數據的更高層次處理　119 3.3.6　在多個電路模型之間吸收延遲變化　124 3.4　結論　124 3.5　問題　126 3.6　附錄I：功能驗證的形式方法　128 3.7　附錄II：為仿真和測試推導一個前后一致的時間表　128 第4章　使用VHDL為硬件建模　132 4.1　動機　132 4.1.1　為什麼要做硬件綜合　132 4.1.2　VHDL還有哪些替代者　132 4.1.3　IEEE 1076標準的起源和目標是什麼　134 4.1.4　為什麼要費力去學硬件描述語言　134 4.1.5　議程　135 4.2　關鍵概念和VHDL結構　135 4.2.1　電路層次和連接　136 4.2.2　並行進程和進程交互　139 4.2.3　離散信號代替電信號　145 4.2.4　基於事件的時間概念用于控制仿真　151 4.2.5　模型參數化工具　158 4.2.6　從編程語言借用的概念　164 4.3　把VHDL用于硬件綜合　168 4.3.1　綜合概述　168 4.3.2　數據類型　169 4.3.3　寄存器、有限狀態機和其他時序子電路　169 4.3.4　RAM、ROM和其他宏單元　174 4.3.5　必須在網表級別控制的電路　175 4.3.6　時序約束　176 4.3.7　關於綜合的限制和警告　179 4.3.8　如何逐步建立寄存器傳輸級模型　179 4.4　把VHDL用于硬件仿真　182 4.4.1　數字仿真的要素　182 4.4.2　一般測試模塊解析　182 4.4.3　改編來適應手邊的設計問題　184 4.4.4　IEEE 1076.4 VITAL模型標準　185 4.5　小結　186 4.6　問題　186 4.7　附錄I：關於VHDL的書籍和網頁　188 4.8　附錄II：相關的擴展和標準　189 4.8.1　受保護的共享變量IEEE 1076a　189 4.8.2　模擬和混合信號擴展IEEE 1076.1　190 4.8.3　實數和復數的數學包IEEE 1076.2　190 4.8.4　算術包IEEE 1076.3　191 4.8.5　指定作為綜合的語言子集IEEE 1076.6　191 4.8.6　標準延時格式(SDF)IEEE 1497　191 4.8.7　類型轉換函數的一個便捷的匯編　192 4.9　附錄III：VHDL模型的例子　192 4.9.1　組合電路模型　193 4.9.2　Mealy、Moore和Medvedev狀態機　198 4.9.3　狀態化簡和編碼　204 4.9.4　仿真測試平臺　206 4.9.5　使用不同廠商的VHDL工具　220 第5章　同步電路設計情況　221 5.1　引言　221 5.2　控制狀態改變的重要選擇　221 5.2.1　同步時鐘　221 5.2.2　異步時鐘　222 5.2.3　自定時時鐘　224 5.3　為什麼在VLSI中嚴格的時鐘方案絕對必要　224 5.3.1　冒險的危險　224 5.3.2　同步時鐘的優缺點　225 5.3.3　按需提供時鐘不是VLSI的選擇　226 5.3.4　完全自定時的時鐘通常也不是個選擇　227 5.3.5　系統時鐘的混合方案　227 5.4　同步電路設計的注意事項　228 5.4.1　第一條指導原則：分離信號種類　228 5.4.2　第二條指導原則：允許電路在時鐘到達前穩定　230 5.4.3　更詳細的同步設計規則　230 5.5　結論　235 5.6　問題　236 5.7　附錄：關於識別信號種類　236 5.7.1　信號種類　236 5.7.2　有效電平　238 5.7.3　波形的信息　238 5.7.4　三態性能　239 5.7.5　輸入、輸出和雙向端點　240 5.7.6　當前狀態與下一個狀態　240 5.7.7　句法慣例　240 5.7.8　關於VHDL中的大寫和小寫字母的注釋　241 5.7.9　關於名字跨EDA平臺可移植性的注釋　242 第6章　同步電路的時鐘　243 6.1　時鐘分配的困難是什麼　243 6.1.1　議程　244 6.1.2　時鐘分配有關的時間量　244 6.2　一個電路可以承受多大的偏移和抖動　244 6.2.1　基本知識　244 6.2.2　單邊沿觸發一相時鐘　246 6.2.3　雙邊沿觸發的一相時鐘　251 6.2.4　對稱的電平敏感兩相時鐘　252 6.2.5　非對稱的電平敏感兩相時鐘　255 6.2.6　一線電平敏感兩相時鐘　257 6.2.7　電平敏感一相時鐘和行波流水線　258 6.3　如何把時鐘偏移保持在緊密的范圍內　261 6.3.1　時鐘波形　261 6.3.2　集中式時鐘緩沖器　263 6.3.3　分布式時鐘緩沖器樹　264 6.3.4　混合式時鐘分布網絡　265 6.3.5　時鐘偏移分析　265 6.4　如何實現友好的輸入/輸出時序　266 6.4.1　友好的和不友好的I/O時序對比　266 6.4.2　時鐘分布延時對I/O時序的影響　267 6.4.3　PTV變化對I/O時序的影響　269 6.4.4　寄存器輸入和輸出　269 6.4.5　在輸入端人為增加組合延時　269 6.4.6　用提前的時鐘驅動輸入寄存器　270 6.4.7　從最慢的器件中抽出一個時鐘域的時鐘　270 6.4.8　通過PLL和DLL實現“零延時”時鐘分布　270 6.5　如何正確地實現門控時鐘　272 6.5.1　傳統的帶使能反饋型寄存器　272 6.5.2　天然的和不可靠的門控時鐘方案　273 6.5.3　某些情況下可行的簡單門控時鐘方案　273 6.5.4　可靠的門控時鐘方案　274 6.6　小結　275 6.7　問題　278 第7章　異步數據采集　281 7.1　動機　281 7.2　向量采集的數據一致性問題　282 7.2.1　簡單的並行位同步　282 7.2.2　單位距離編碼　283 7.2.3　交叉向量的消除　284 7.2.4　握手　284 7.2.5　部分握手　286 7.3　標量采集的數據一致性問題　288 7.3.1　完全沒有同步　288 7.3.2　多地點同步　288 7.3.3　單地點同步　288 7.3.4　由慢時鐘同步　288 7.4　同步器的亞穩態行為　290 7.4.1　邊際觸發及其如何回到確定狀態　290 7.4.2　對電路功能的影響　292 7.4.3　一個評價同步器可靠性的統計模型　293 7.4.4　準同步接口　294 7.4.5　亞穩態行為的抑制　294 7.5　小結　296 7.6　問題　296 第8章　門級和晶體管級設計　298 8.1　CMOS邏輯門　298 8.1.1　作為開關的MOSFET　298 8.1.2　反相器　299 8.1.3　簡單的CMOS門電路　306 8.1.4　復合門　308 8.1.5　有高阻抗能力的門電路　312 8.1.6　奇偶校驗門電路　313 8.1.7　加法器片　315 8.2　CMOS雙穩態　316 8.2.1　鎖存器　317 8.2.2　功能鎖存器　319 8.2.3　單邊沿觸發的觸發器　319 8.2.4　所有觸發器的根源　321 8.2.5　雙邊沿寄存器　322 8.2.6　摘要　324 8.3　CMOS片上存儲器　324 8.3.1　SRAM　324 8.3.2　DRAM　327 8.3.3　其他的區別和共同點　328 8.4　CMOS的電學精巧設計　329 8.4.1　紐扣　329 8.4.2　施密特觸發器　330 8.4.3　打結單元　331 8.4.4　填充單元　331 8.4.5　電平位移器和輸入/輸出緩沖器　332 8.4.6　數字可調延時線　332 8.5　陷阱　333 8.5.1　總線和三態節點　333 8.5.2　傳輸門和其他雙向元件　336 8.5.3　可靠的設計意味什麼　339 8.5.4　微處理器的接口電路　339 8.5.5　機械接觸　340 8.5.6　總結　341 8.6　問題　342 8.7　附錄I：MOSFET電學模型概要　344 8.7.1　命名和計算約定　344 8.7.2　Sah模型　345 8.7.3　Shichman-Hodges模型　348 8.7.4　?指數律模型　349 8.7.5　2階效應　350 8.7.6　晶體管模型通常不描述的效應　352 8.7.7　結論　353 8.8　附錄Ⅱ：BJT　353 第9章　能量效率與熱量排除　355 9.1　CMOS電路中能量消耗在何處　355 9.1.1　電容負載的充電和放電　356 9.1.2　交變電流　359 9.1.3　阻性負載　361 9.1.4　泄漏電流　361 9.1.5　總能量消耗　363 9.1.6　CMOS電壓縮放　364 9.2　如何提高能量效率　366 9.2.1　一般準則　366 9.2.2　如何降低動態消耗　367 9.2.3　如何減少漏電流　371 9.3　熱傳導與熱量排除　376 9.4　附錄I：節點電容的來源　377 9.5　附錄II：非常規方法　378 9.5.1　亞閾值邏輯　378 9.5.2　電壓擺幅減小技術　378 9.5.3　絕熱邏輯　379 第10章　信號完整性　381 10.1　引言　381 10.1.1　噪聲如何進入到電子電路中　381 10.1.2　噪聲如何影響數字電路　382 10.1.3　議程　384 10.2　串擾　384 10.3　地彈與電源低落　384 10.3.1　源于公共串聯阻抗的耦合機制　384 10.3.2　開關大電流源自何處　385 10.3.3　地彈的影響有多嚴重　386 10.4　如何減輕地彈　388 10.4.1　降低有效串聯阻抗　388 10.4.2　隔離污染者與潛在的受害者　394 10.4.3　避免過大的翻轉電流　395 10.4.4　確保噪聲容限　398 10.5　小結　399 10.6　問題　400 10.7　附錄：2階近似的推導　401 第11章　物理設計　402 11.1　議程　402 11.2　導電層和它們的特性　402 11.2.1　幾何特性與版圖規則　402 11.2.2　電學性質　405 11.2.3　層間連接　405 11.2.4　導電層的典型功能　407 11.3　基於單元的后端設計　408 11.3.1　平面布圖規劃　408 11.3.2　確定主要的組件模塊和時鐘域　408 11.3.3　確定管腳預算　409 11.3.4　為所有主要的組件模塊找到一個有相關性的排列　410 11.3.5　規劃電源、時鐘和信號分布　411 11.3.6　布局和布線　412 11.3.7　芯片裝配　414 11.4　封裝　414 11.4.1　晶圓分揀　417 11.4.2　晶圓測試　417 11.4.3　晶背面研磨和切割　417 11.4.4　密封　418 11.4.5　最終測試和分級　419 11.4.6　鍵合圖與鍵合規則　419 11.4.7　先進的封裝技術　419 11.4.8　選擇封裝技術　423 11.5　版圖的細節設計　423 11.5.1　手工版圖設計的目標　424 11.5.2　版圖設計不是所見即所得的事情　424 11.5.3　標準單元版圖　427 11.5.4　門海宏單元版圖　428 11.5.5　SRAM單元的版圖　429 11.5.6　光刻友好的版圖有助于提高製造良率　431 11.5.7　網格，高效流行的版圖排列　431 11.6　防止過度電性應力　432 11.6.1　電遷移　433 11.6.2　ESD　434 11.6.3　閂鎖　438 11.7　問題　442 11.8　附錄I：VLSI宣傳的幾何量　442 11.9　附錄II：關於工藝版圖圖形中擴散區的編碼　443 11.10　附錄III：方塊電阻　445 第12章　設計驗證　446 12.1　發現時序問題　446 12.1.1　關於時序問題，仿真能告訴我們什麼　446 12.1.2　時序驗證有多大幫助　449 12.2　時序數據的準確程度　451 12.2.1　單元延時　451 12.2.2　互連延時和版圖寄生現象　454 12.2.3　重點是制定切實的假設　457 12.3　更多的靜態驗證技術　458 12.3.1　電學規則檢查　458 12.3.2　代碼檢查　460 12.4　版圖后驗證　460 12.4.1　設計規則檢查　463 12.4.2　可製造性分析　464 12.4.3　版圖抽取　464 12.4.4　版圖與網表一致性檢查　464 12.4.5　等價性檢查　465 12.4.6　版圖后時序驗證　465 12.4.7　電源網格分析　465 12.4.8　信號完整性分析　465 12.4.9　版圖后仿真　465 12.4.10　總體狀況　466 12.5　小結　466 12.6　問題　467 12.7　附錄I：單元和庫特徵化　468 12.8　附錄II：互連模型的等效電路　469 第13章　VLSI經濟學和項目管理　472 13.1　議程　472 13.2　產業協作的模式　473 13.2.1　完全用標準部件組裝成的系統　473 13.2.2　圍繞著程控處理器搭建的系統　474 13.2.3　以現場可編程邏輯為基礎設計的系統　474 13.2.4　以半定制ASIC為基礎設計的系統　476 13.2.5　以全定制ASIC為基礎設計的系統　477 13.3　ASIC產業內部的接口　477 13.3.1　IC設計數據的移交點　478 13.3.2　IC生產服務范圍　479 13.4　虛擬元件　480 13.4.1　版權保護與給客戶的信息　480 13.4.2　設計重用要求更好的質量和更徹底的驗證　481 13.4.3　許多現有的虛擬元件需要重新設計　482 13.4.4　虛擬元件需要跟蹤服務　482 13.4.5　保障條款　483 13.4.6　交付一個完整的虛擬元件包　483 13.4.7　商業模式　484 13.5　集成電路的成本　485 13.5.1　電路尺寸的影響　486 13.5.2　生產工藝的影響　487 13.5.3　生產數量的影響　489 13.5.4　可配置性的影響　490 13.5.5　小節摘要　490 13.6　小批量生產方法　492 13.6.1　多項目晶圓　492 13.6.2　多層掩模　492 13.6.3　電子束光刻　493 13.6.4　激光加工　493 13.6.5　硬連線FPGA和結構化ASIC　493 13.6.6　成本事務　494 13.7　市場方面　494 13.7.1　商業成功的要素　494 13.7.2　商業化步驟和市場重點　495 13.7.3　服務與產品　497 13.7.4　產品分級　498 13.8　做出選擇　499 13.8.1　用還是不用ASIC　499 13.8.2　應該選擇什麼樣的實現技術　501 13.8.3　如果沒有任何東西是已知確定的，該怎麼辦　503 13.8.4　系統公司能夠承擔忽視微電子技術的后果嗎　504 13.9　成功的VLSI設計的關鍵　505 13.9.1　項目定義和市場營銷　505 13.9.2　技術管理　506 13.9.3　工程學　507 13.9.4　驗證　508 13.9.5　誤區　508 13.10　附錄：在微電子領域開展業務　509 13.10.1　評估業務伙伴和設計套件的檢查清單　509 13.10.2　虛擬元件供應商　511 13.10.3　精選一些低量生產供應商　511 13.10.4　成本估計的一些幫助　511 第14章　CMOS工藝基礎　514 14.1　MOS器件物理本質　514 14.1.1　能帶和電傳導　514 14.1.2　半導體材料的摻雜　514 14.1.3　pn結、接觸和二極管　516 14.1.4　MOSFET　518 14.2　基本的CMOS製造流程　522 14.2.1　CMOS技術的關鍵特性　522 14.2.2　前段製造步驟　525 14.2.3　后段製造步驟　526 14.2.4　工藝監控　527 14.2.5　光刻　527 14.3　CMOS工藝主旋律的變化　533 14.3.1　銅取代了鋁作為互連材料　533 14.3.2　低介電常數的層間介質正在取代SiO2　534 14.3.3　高介電常數柵介質要代替二氧化硅　535 14.3.4　應變硅和硅鍺工藝　536 14.3.5　金屬柵一定會再次流行　537 14.3.6　絕緣體上硅工藝　538 第15章　展望　540 15.1　CMOS技術的演進路徑　540 15.1.1　傳統器件的縮放　540 15.1.2　尋找新的器件拓撲結構　543 15.1.3　隧穿MOSFET　544 15.1.4　尋找更好的半導體材料　544 15.1.5　垂直集成　546 15.2　CMOS之后還有新的機會嗎　546 15.2.1　數據存儲　547 15.2.2　納米技術　548 15.3　技術推動力　551 15.3.1　所謂的行業“定律”和背後的力量　551 15.3.2　行業路線圖　552 15.4　市場拉動　554 15.5　設計方法學的演進路線　555 15.5.1　生產率問題　555 15.5.2　架構設計的新方法　557 15.6　小結　559 15.7　6個重大的挑戰　560 15.8　附錄：非半導體存儲技術比較　560 附錄A　基礎數字電子學　561 附錄B　有限狀態機　593 附錄C　LSI設計人員的檢查清單　607 附錄D　符號和常量　614 參考文獻　621 索引　643