EDA技術實用教程：Verilog_HDL版(第四版)（簡體書）

《EDA技術實用教程:Verilog HDL版(第4版)》根據課堂教學和實驗操作的要求，以提高實際工程設計能力為目的，深入淺出地對EDA技術、VerilogHDL硬件描述語言、FPGA開發應用及相關知識作了系統和完整的介紹，讀者通過學習《EDA技術實用教程:Verilog HDL版(第4版)》并完成推薦的實驗，能初步了解和掌握EDA的基本內容及實用技術。
全書包括EDA的基本知識、常用EDA工具的使用方法和目標器件的結構原理、以情景導向形式和實例為主的方法介紹的多種不同的設計輸入方法、對Verilog的設計優化以及基於EDA技術的典型設計項目。各章都安排了習題和針對性較強的實驗與設計項目。書中列舉的大部分Verilog設計實例和實驗示例實現的EDA工具平臺是Quartus II 9．0，硬件平臺是Cyclone III系列FPGA，并在EDA實驗系統上通過了硬件測試。
《EDA技術實用教程:Verilog HDL版(第4版)》可作為高等院校電子工程、通信、工業自動化、計算機應用技術、電子對抗、儀器儀表、數字信號或圖像處理等學科的本科生或研究生的電子設計、EDA技術和Verilog HDL硬件描述語言的教材及實驗指導書，同時也可作為相關專業技術人員的自學參考書。

第1章 EDA技術概述
1.1 EDA技術及其發展
1.2 EDA技術實現目標
1.3 硬件描述語言Verilog HDL
1.4 其他常用HDL
1.5 HDL綜合
1.6 自頂向下的設計技術
1.7 EDA技術的優勢
1.8 EDA設計流程
1.8.1 設計輸入(原理圖／HDL文本編輯)
1.8.2 綜合
1.8.3 適配
1.8.4 時序仿真與功能仿真
1.8.5 編程下載
1.8.6 硬件測試
1.9 ASIC及其設計流程
1.9.1 ASIC設計簡介
1.9.2 ASIC設計一般流程簡述
1.10 常用EDA工具
1.10.1 設計輸入編輯器
1.10.2 HDL綜合器
1.10.3 仿真器
1.10.4 適配器
1.10.5 下載器
1.11 QuartusⅡ概述
1.12 IP核
1.13 EDA技術發展趨勢管窺
習題

第2章 FPGA與CPLD的結構原理
2.1 PLD概述
2.1.1 PLD的發展歷程
2.1.2 PLD分類
2.2 簡單PLD結構原理
2.2.1 邏輯元件符號表示
2.2.2 PROM結構原理
2.2.3 PLA結構原理
2.2.4 PAL結構原理
2.2.5 GAL結構原理
2.3 cPLD的結構原理
2.4 FPGA的結構原理
2.4.1 查找表邏輯結構
2.4.2 Cyclone III系列器件的結構原理
2.5 硬件測試
2.5.1 內部邏輯測試
2.5.2 JFAG邊界掃描
2.5.3 嵌入式邏輯分析儀
2.6 大規模PLD產品概述
2.6.1 Lattlce公司的PLD器件
2.6.2 Xilinx公司的PLD器件
2.6.3 Altera公司的PLD器件
2.6.4 Actel公司的PLD器件
2.6.5 Altera的FPGA配置方式
2.7 CPLD／FPGA的編程與配置
2.7.1 CPLD在系統編程
2.7.2 FPGA配置方式
2.7.3 FPGA專用配置器件
2.7.4 使用單片機配置FPGA
2.7.5 使用CPLD配置FPGA
習題

第3章 Vorilog設計入門
3.1 組合電路的venlog描述
3.1.1 2選l多路選擇器及其Verilog描述
3.1.2 4選l多路選擇器及其case語句表述方式
3.1.3 4選1多路選擇器及其數據流描述方式
3.1.4 4選1多路選擇器及其if語句描述方式
3.1.5 加法器及其Verilog描述
3.2 時序模塊及其Vernog表述
3.2.1 邊沿觸發型觸發器及其Verilog表述
3.2.2 電平觸發型鎖存器及其Verilog表述
3.2.3 含異步復位，時鐘使能型觸發器及其Verilog表述
3.2.4 同步復位型觸發器及其Verilog表述
3.2 5異步復位型鎖存器及其Verilog表述
3.2.6 Verilog的時鐘過程表述的特點和規律
3.2.7 異步咕序模塊的Vefilog表述
3.3 二進制計數器及其Veillog設計
3.3.1 4位二進制計數器及其Venlog表述
3.3.2 功能更全面的計數器設計
習題

第4章 EDA工具應用初步
4.1 硬件邏輯電路的一般設計和測試流程
4.1.1 編輯和輸入設計文件
4.1.2 創建工程
4.1.3 全程編譯前約束項目設置
4.1.4 全程綜合與編譯
4.1.5 仿真測試
4.1.6 RTL圖觀察器應用
4.2 引腳鎖定與硬件測試
4.2.1 引腳鎖定
4.2.2 編譯文件下載
4.2.3 AS直接編程模式
4.2.4 rFAG間接編程模式
4.2.5 USB-Blastr編程配置器件使用方法
4.2.6 圖形方式設置引腳鎖定
4.2.7 利用引腳屬性定義方式鎖定引腳
4.3 嵌入式邏輯分析儀使用方法
4.4 編輯signalTapⅡ的觸發信號
4.5 原理圖編輯輸入設計流程
4.5.1基於原理圖的層次化設計流程
4.5.2 應用宏模塊設計頻率計
4.5.3 宏模塊邏輯功能查詢
4.6 keeD屬性應用
4.7 slgnal Pmbe使用方法
4.8 Set Ungs設置
4.9 Fltter Semngs項設置
4.10 HDL版本設置及Anaiysis＆syndlesis功能
4.11 功能塊chipP1anner應用
4.11.1 chipPlanner應用流程說明
4.11.2 chipPlarlner說明
4.11.3 利用changeManager檢測底層邏輯
4.12 Synplify的應用及接口方法
4.12.1 Synplify使用流程
4.12.2 Synplify與QuartusⅡ接口
習題
實驗與設計
4-1 計數器設計實驗
4-2 多路選擇器設計實驗
4-3 8位全加器設計實驗
4-4 原理圖輸入法設計頻率計
4-5 十六進制7段數碼顯示譯碼器設計
4-6 數碼掃描顯示電路設計

第5章 Verilog設計深入
5.1 過程中的兩類賦值語句
5.1.1 阻塞式賦值
5.1.2 非阻塞式賦值
5.1.3 深入認識阻塞賦值和非阻塞式賦值的特點
5.2 過程結構總結
5.3 移位寄存器設計
5.3.1 含同步預置功能的移位寄存器設計
5.3.2 模式可控的移位寄存器設計
5.3.3 使用移位操作符設計移位寄存器
5.4 乘法器設計及相關語句應用
5.4.1 參數定義關鍵詞parameter
5.4.2 整數型寄存器類型定義
5.4.3 for語句用法
5.4.4 repeat語句用法
5.4.5 while語句用法
5.4.6 Verilog循環語句的特點
5.5 if語句一般用法
5.6 三態與雙向端口設計
5.6 1三態控制電路設計
5.6.2 雙向端口設計
5.6.3 三態總線控制電路設計
5.7 模可控計數器設計
5.7.1 同步加載模型設計
5.7.2 異步加載模型設計
5.7.3 異步清0加載模型設計
5.7 4同步清0加載模型設計
5.8 半整數與奇數分頻電路設計
5.9 Verilog的描述風格
5.9.lRTL描述
5.9.2 行為描述
……
第6章 EDAI具應用深入
第7章 系統設計優化
第8章 有限狀態機設計技術
第9章 Verilog語言規則
第10章 Verilog行為仿真
第11章 SOPC系統開發技術
附錄 EDA開發系統使用簡介
主要參考文獻