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目次
商品簡介
本書將介紹並分析微處理器的系統架構、電路設計、物理實現等各方面的關鍵技術，兼具廣度和深度。本書既包含微處理器設計的基本知識，如：指令集、流水線、超標量、層次型存儲結構及基本存儲單元的實現，又將深入介紹若干前研研究，如：多核處理器、新型存儲、處理器架構擴展、3D處理器、與器件工藝的結合等關鍵技術，本書最後還將介紹若干國內外重要的處理器。
目次
目錄
序
前言
第1章 微處理器設計概論 1
1.1 微處理器發展簡史 2
1.1.1 集成電路製造、設計、軟件等技術合力推動微處理器的發展 2
1.1.2 微處理器的參數指標及應用領域的巨大變化 12
1.1.3 若干微處理器發展的例子 17
1.1.4 集成電路製造及微處理器設計面臨的挑戰和機遇 19
1.2 微處理器的基本組成及工作機理 20
1.2.1 微處理器的基本組成 20
1.2.2 微處理器的工作步驟 22
1.2.3 順序串行執行的指令集結構和亂序並行執行的微結構 23
1.3 微處理器若干關鍵技術概述 24
1.3.1 指令集 24
1.3.2 流水線 26
1.3.3 指令集並行及超標量處理器 30
1.4 本章小結 32
參考文獻 33
第2章 微處理器的存儲架構及電路 35
2.1 存儲的層次化結構及緩存 35
2.1.1 存儲的層次化結構概述 35
2.1.2 存儲訪問的局部性 36
2.1.3 緩存 37
2.1.4 虛擬存儲 40
2.2 存儲的電路實現 42
2.2.1 緩存實現電路――SRAM 42
2.2.2 寄存器堆實現電路――多端口SRAM 45
2.2.3 內存實現電路――DRAM 48
2.2.4 非易失存儲――機械硬盤及閃存固態硬盤 51
2.3 新型非易失存儲 53
2.3.1 阻變存儲器 53
2.3.2 磁存儲器 55
2.3.3 相變存儲器 56
2.4 存儲與計算的融合――計算型存儲 57
2.4.1 計算型存儲研究產生的背景 57
2.4.2 基於DRAM的計算型存儲研究 58
2.4.3 基於SRAM的計算型存儲研究 59
2.4.4 非易失存儲與計算的結合 60
2.5 本章小結 62
參考文獻 63
第3章 多核及眾核處理器 66
3.1 多核處理器的緣起 67
3.1.1 單核處理器面臨的挑戰 67
3.1.2 應對方案――多核及眾核處理器 70
3.2 若干研究歷史及成果 71
3.2.1 起步：20世紀七八十年代的研究 71
3.2.2 興起：2000年後的多核處理器研究 72
3.2.3 成熟：20核左右通用多核處理器 74
3.3 多核處理器的核間通信方式 76
3.3.1 共享存儲及消息傳遞核間通信方式 76
3.3.2 共享存儲多核處理器的緩存一致性 77
3.3.3 共享存儲和消息傳遞混合型核間通信方式研究 80
3.4 片上互連網絡 82
3.4.1 互連拓撲結構及路由 82
3.4.2 交換電路：包交換及電路交換 84
3.4.3 包交換和電路交換混合型片上網絡研究 87
3.5 面向多核及眾核的時鐘設計 92
3.5.1 同步時鐘的設計 92
3.5.2 同頻異相時鐘多核處理器 93
3.5.3 全域異步局部同步多核處理器 94
3.6 電壓頻率可調的低功耗多核處理器設計 100
3.6.1 基於動態電壓及閾值電壓控制的低功耗處理器設計 100
3.6.2 基於動態電壓頻率控制的低功耗多核處理器舉例 102
3.7 本章小結 104
參考文獻 105
第4章 微處理器擴展――領域專用的“CPU+”系統 108
4.1 微處理器的擴展方式 109
4.1.1 ASIP 109
4.1.2 Big.Little架構 110
4.1.3 CPU+GPU 113
4.1.4 CPU+FPGA 114
4.1.5 CPU+ASIC 115
4.2 異構系統的互連 115
4.2.1 CCIX互連標準 116
4.2.2 OpenCAPI互連 117
4.2.3 NVLink 118
4.3 異構系統的編程 119
4.3.1 CUDA架構及編程 119
4.3.2 OPENCL編程 120
4.3.3 OpenACC編程 121
4.3.4 HSA編程中間語言標準 122
4.3.5 高級綜合語言 122
4.4 領域專用異構多核系統舉例 124
4.4.1 面向通信和多媒體的24核處理器 124
4.4.2 面向通信、多媒體、大數據、信息安全的64核處理器 128
4.4.3 面向人工智能的異構多核處理器 134
4.5 本章小結 136
參考文獻 137
第5章 3D處理器 139
5.1 3D封裝技術及其應用 140
5.1.1 3D封裝技術介紹 140
5.1.2 3D封裝技術在存儲器中的應用 142
5.1.3 3D封裝技術在處理器中的應用 144
5.1.4 基於3D封裝技術的計算型存儲研究 145
5.1.5 3D封裝技術在片上網絡中的應用 146
5.2 2.5D封裝技術及其應用 147
5.2.1 2.5D封裝技術介紹 147
5.2.2 2.5DI/O電路的進展 148
5.2.3 2.5D系統芯片的進展 148
5.3 2.5D/3D封裝技術的定性及定量特徵 149
5.4 2.5D處理器設計舉例 150
5.4.1 2.5D系統片間互連及核間通信 152
5.4.2 2.5D處理器的存儲系統 154
5.4.3 2.5D多核處理器的芯片實現與系統集成 155
5.5 本章小結 158
參考文獻 158
第6章 微處理器設計流程、設計驗證及可測性設計 160
6.1 微處理器設計流程概述 160
6.1.1 工藝的選擇及影響 162
6.1.2 Verilog語言 165
6.2 微處理器設計驗證 167
6.2.1 集成電路驗證方法概述 167
6.2.2 微處理器設計驗證概述 169
6.2.3 有針對性的測試程序自動生成技術 170
6.3 微處理器可測性設計 172
6.3.1 可測性設計簡介 172
6.3.2 基於JTAG的可測性設計 173
6.4 本章小結 176
參考文獻 176
第7章 國內外典型處理器介紹 177
7.1 Intel處理器 177
7.1.1 Intel處理器的演進 177
7.1.2 Intelx 86指令集 183
7.1.3 Intel的專利 187
7.2 AMD處理器 190
7.2.1 3DNow!浮點SIMD指令集 191
7.2.2 x86-64位處理器 192
7.2.3 融合CPU和GPU的處理器(Fusion APU) 193
7.2.4 AMDZen處理器 193
7.3 ARM處理器 194
7.3.1 ARM7處理器 195
7.3.2 Cortex-M處理器 196
7.3.3 Cortex-A處理器 197
7.4 申威處理器 197
7.4.1 申威64指令系統 197
7.4.2 申威處理器核心 198
7.4.3 申威處理器產品 199
7.5 中天微CK-CPU 202
7.6 本章小結 204
參考文獻 205
序
前言
第1章 微處理器設計概論 1
1.1 微處理器發展簡史 2
1.1.1 集成電路製造、設計、軟件等技術合力推動微處理器的發展 2
1.1.2 微處理器的參數指標及應用領域的巨大變化 12
1.1.3 若干微處理器發展的例子 17
1.1.4 集成電路製造及微處理器設計面臨的挑戰和機遇 19
1.2 微處理器的基本組成及工作機理 20
1.2.1 微處理器的基本組成 20
1.2.2 微處理器的工作步驟 22
1.2.3 順序串行執行的指令集結構和亂序並行執行的微結構 23
1.3 微處理器若干關鍵技術概述 24
1.3.1 指令集 24
1.3.2 流水線 26
1.3.3 指令集並行及超標量處理器 30
1.4 本章小結 32
參考文獻 33
第2章 微處理器的存儲架構及電路 35
2.1 存儲的層次化結構及緩存 35
2.1.1 存儲的層次化結構概述 35
2.1.2 存儲訪問的局部性 36
2.1.3 緩存 37
2.1.4 虛擬存儲 40
2.2 存儲的電路實現 42
2.2.1 緩存實現電路――SRAM 42
2.2.2 寄存器堆實現電路――多端口SRAM 45
2.2.3 內存實現電路――DRAM 48
2.2.4 非易失存儲――機械硬盤及閃存固態硬盤 51
2.3 新型非易失存儲 53
2.3.1 阻變存儲器 53
2.3.2 磁存儲器 55
2.3.3 相變存儲器 56
2.4 存儲與計算的融合――計算型存儲 57
2.4.1 計算型存儲研究產生的背景 57
2.4.2 基於DRAM的計算型存儲研究 58
2.4.3 基於SRAM的計算型存儲研究 59
2.4.4 非易失存儲與計算的結合 60
2.5 本章小結 62
參考文獻 63
第3章 多核及眾核處理器 66
3.1 多核處理器的緣起 67
3.1.1 單核處理器面臨的挑戰 67
3.1.2 應對方案――多核及眾核處理器 70
3.2 若干研究歷史及成果 71
3.2.1 起步：20世紀七八十年代的研究 71
3.2.2 興起：2000年後的多核處理器研究 72
3.2.3 成熟：20核左右通用多核處理器 74
3.3 多核處理器的核間通信方式 76
3.3.1 共享存儲及消息傳遞核間通信方式 76
3.3.2 共享存儲多核處理器的緩存一致性 77
3.3.3 共享存儲和消息傳遞混合型核間通信方式研究 80
3.4 片上互連網絡 82
3.4.1 互連拓撲結構及路由 82
3.4.2 交換電路：包交換及電路交換 84
3.4.3 包交換和電路交換混合型片上網絡研究 87
3.5 面向多核及眾核的時鐘設計 92
3.5.1 同步時鐘的設計 92
3.5.2 同頻異相時鐘多核處理器 93
3.5.3 全域異步局部同步多核處理器 94
3.6 電壓頻率可調的低功耗多核處理器設計 100
3.6.1 基於動態電壓及閾值電壓控制的低功耗處理器設計 100
3.6.2 基於動態電壓頻率控制的低功耗多核處理器舉例 102
3.7 本章小結 104
參考文獻 105
第4章 微處理器擴展――領域專用的“CPU+”系統 108
4.1 微處理器的擴展方式 109
4.1.1 ASIP 109
4.1.2 Big.Little架構 110
4.1.3 CPU+GPU 113
4.1.4 CPU+FPGA 114
4.1.5 CPU+ASIC 115
4.2 異構系統的互連 115
4.2.1 CCIX互連標準 116
4.2.2 OpenCAPI互連 117
4.2.3 NVLink 118
4.3 異構系統的編程 119
4.3.1 CUDA架構及編程 119
4.3.2 OPENCL編程 120
4.3.3 OpenACC編程 121
4.3.4 HSA編程中間語言標準 122
4.3.5 高級綜合語言 122
4.4 領域專用異構多核系統舉例 124
4.4.1 面向通信和多媒體的24核處理器 124
4.4.2 面向通信、多媒體、大數據、信息安全的64核處理器 128
4.4.3 面向人工智能的異構多核處理器 134
4.5 本章小結 136
參考文獻 137
第5章 3D處理器 139
5.1 3D封裝技術及其應用 140
5.1.1 3D封裝技術介紹 140
5.1.2 3D封裝技術在存儲器中的應用 142
5.1.3 3D封裝技術在處理器中的應用 144
5.1.4 基於3D封裝技術的計算型存儲研究 145
5.1.5 3D封裝技術在片上網絡中的應用 146
5.2 2.5D封裝技術及其應用 147
5.2.1 2.5D封裝技術介紹 147
5.2.2 2.5DI/O電路的進展 148
5.2.3 2.5D系統芯片的進展 148
5.3 2.5D/3D封裝技術的定性及定量特徵 149
5.4 2.5D處理器設計舉例 150
5.4.1 2.5D系統片間互連及核間通信 152
5.4.2 2.5D處理器的存儲系統 154
5.4.3 2.5D多核處理器的芯片實現與系統集成 155
5.5 本章小結 158
參考文獻 158
第6章 微處理器設計流程、設計驗證及可測性設計 160
6.1 微處理器設計流程概述 160
6.1.1 工藝的選擇及影響 162
6.1.2 Verilog語言 165
6.2 微處理器設計驗證 167
6.2.1 集成電路驗證方法概述 167
6.2.2 微處理器設計驗證概述 169
6.2.3 有針對性的測試程序自動生成技術 170
6.3 微處理器可測性設計 172
6.3.1 可測性設計簡介 172
6.3.2 基於JTAG的可測性設計 173
6.4 本章小結 176
參考文獻 176
第7章 國內外典型處理器介紹 177
7.1 Intel處理器 177
7.1.1 Intel處理器的演進 177
7.1.2 Intelx 86指令集 183
7.1.3 Intel的專利 187
7.2 AMD處理器 190
7.2.1 3DNow!浮點SIMD指令集 191
7.2.2 x86-64位處理器 192
7.2.3 融合CPU和GPU的處理器(Fusion APU) 193
7.2.4 AMDZen處理器 193
7.3 ARM處理器 194
7.3.1 ARM7處理器 195
7.3.2 Cortex-M處理器 196
7.3.3 Cortex-A處理器 197
7.4 申威處理器 197
7.4.1 申威64指令系統 197
7.4.2 申威處理器核心 198
7.4.3 申威處理器產品 199
7.5 中天微CK-CPU 202
7.6 本章小結 204
參考文獻 205
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