基於Quartus Prime的數字系統Verilog HDL設計實例詳解(第3版)（簡體書）

本書以語法與實例結合的方式來講解可編程邏輯器件的設計方法，軟件開發平臺為Altera公司的Quartus Prime 16.1 FPGA/CPLD設計軟件。本書由淺入深地介紹了利用Quartus Prime進行數字系統開發的設計流程、設計思想和設計技巧。書中的例子非常豐富，既有簡單的數字邏輯電路實例，也有複雜的數字系統設計實例。

周潤景教授，中國電子學會高#會員，IEEE/EMBS會員，國家自然科學基金項目"高速數字系統的信號與電源完整性聯合設計與優化”等多項國家#、省部級科研項目負責人，主要從事模式識別與智能系統、控制工程的研究與教學工作，具有豐富的教學與科研經驗。

前言
隨著電子技術、計算機應用技術和EDA技術的不斷發展，利用FPGA/CPLD進行數字系統的開發已廣泛應用於通信、航天、醫療電子、工業控制等領域。與傳統電路設計方法相比，FPGA/CPLD具有功能強大，開發過程投資小、週期短、便於修改以及開發工具智能化等特點。近年來，FPGA/CPLD市場發展迅速，並且隨著電子工藝不斷改進，低成本高性能的FPGA/CPLD器件不斷湧現，FPGA/CPLD業已成為當今硬件設計的首選方式之一。熟練掌握FPGA/CPLD設計技術已經是電子設計工程師的基本要求。
Verilog HDL語言作為國際標準的硬件描述語言，已經成為相關專業的工程技術人員和高校學生必須掌握的編程語言之一。本書範例中的文本編輯均採用Verilog HDL語言編寫，並且均已通過仿真和硬件測試。
本書主要以實例為主來介紹以Quartus Prime 16.1為設計平臺的FPGA/CPLD數字系統設計。本書共分為14章，其中第1、2章主要介紹Quartus Prime 16.1的開發流程和設計方法；第3章介紹第三方仿真工具ModelSim和綜合工具Synplify Premier的使用；第4、5章介紹Verilog HDL設計的語法基本知識；第6-10章以數字電路（包括門電路、組合邏輯電路、觸發器、時序邏輯電路）的設計為實例，介紹原理圖編輯、文本編輯及混合編輯的設計方法，同時也鞏固數字電路的基礎知識；第11章介紹一些課程設計中所涉及的數字系統設計實例，以便讀者更深入地掌握Quartus Prime 16.1的設計方法和熟練運用Verilog HDL語言；第12章介紹宏功能模塊及IP核的使用方法和簡單的範例；第13、14章給出兩個大型數字系統的設計實例，以便讀者更深入地掌握數字系統的設計方法。
本書由周潤景、李志和張玉光編著。其中，周潤景編寫了第1章、第2章、第7章第14章，李志編寫了第3章和第4章，張玉光編寫了第5章和第6章；全書由周潤景教授統稿和定稿。另外，參加本書編寫的還有劉豔珍、井探亮、邢婧、丁岩、陳萌、任自鑫、崔婧、邵緒晨、邵盟、李楠、李豔和劉波。
本書適合從事數字系統設計的工程技術人員閱讀使用，也可作為高等學校相關專業的EDA技術開發、課程設計、畢業設計和電子設計競賽等的教學用書。為便於讀者閱讀、學習，特提供本書範例的下載資源，請訪問http://yydz.phei.com.cn網站，到“資源下載”欄目下載。
由於編著者水平有限，書中難免存在錯誤和不足之處，敬請讀者批評指正。
編著者

第1章 Quartus Prime開發流程
1.1 Quartus Prime軟件綜述
1.2 設計輸入
1.3 約束輸入
1.4 綜合
1.5 佈局佈線
1.6 仿真
1.7 編程與配置
第2章 Quartus Prime的使用
2.1 原理圖和圖表模塊編輯
2.2 文本編輯
2.3 混合編輯（自底向上設計）
2.4 混合編輯（自頂向下設計）
第3章 第三方EDA工具的使用
3.1 第三方EDA工具簡介
3.2 ModelSim仿真工具的使用
3.2.1 仿真簡介
3.2.2 ModelSim簡介
3.2.3 使用ModelSim進行功能仿真
3.2.4 使用ModelSim進行時序仿真
3.2.5 在Quartus Prime中調用ModelSim進行仿真
3.2.6 ModelSim仿真工具的高級應用
3.3 Synplify Premier綜合工具的使用
3.3.1 Synplify/Synplify Pro/Synplify Premier簡介
3.3.2 Synplify Premier綜合流程
3.3.3 Synplify Premier的其他綜合技巧
第4章 Verilog HDL語言概述及基本要素
4.1 Verilog HDL語言簡介
4.2 Verilog HDL設計流程
4.3 程序模塊的說明
4.4 Verilog HDL 的層次化設計
4.5 時延
4.6 Verilog HDL 語言的描述形式
4.7 Verilog HDL語言基本要素
4.7.1 標誌符
4.7.2 注釋
4.7.3 格式
4.7.4 系統任務和函數
4.7.5 編譯指令
4.7.6 邏輯數值
4.7.7 常量
4.7.8 數據類型
4.7.9 運算符和表達式
第5章 行為描述語句
5.1 觸發事件控制
5.2 條件語句
5.3 循環語句
5.4 邏輯驗證與Testbench編寫
5.5 狀態機
第6章 門電路設計範例
6.1 與非門電路
6.2 或非門電路
6.3 異或門電路
6.4 三態門電路
6.5 單向總線緩衝器
6.6 雙向總線緩衝器
6.7 使用always 過程語句描述的簡單算術邏輯單元
第7章 組合邏輯電路設計範例
7.1 編碼器
7.1.1 8線―3線編碼器
7.1.2 8線―3線優先編碼器
7.2 譯碼器
7.2.1 3線―8線譯碼器
7.2.2 BCD―七段顯示譯碼器
7.3 數據選擇器
7.3.1 4選1數據選擇器
7.3.2 8選1數據選擇器
7.3.3 2選1數據選擇器
7.4 數據分配器
7.5 數值比較器
7.6 加法器
7.6.1 半加器
7.6.2 全加器
7.6.3 4位全加器
7.6.4 16位加法器
7.7 減法器
7.7.1 半減器
7.7.2 全減器
7.7.3 4位全減器
7.8 七人投票表決器
7.9 乘法器
第8章 觸發器設計範例
8.1 R-S觸發器
8.2 J-K觸發器
8.3 D觸發器
8.4 T觸發器
第9章 時序邏輯電路設計範例
9.1 同步計數器
9.1.1 同步4位二進制計數器
9.1.2 同步二十四進制計數器
9.1.3 模為60的BCD碼加法計數器
9.2 異步計數器
9.3 減法計數器
9.4 可逆計數器
9.5 可變模計數器
9.5.1 無置數端的可變模計數器
9.5.2 有置數端的可變模計數器
9.6 寄存器
9.7 鎖存器
9.8 移位寄存器
9.8.1 雙向移位寄存器
9.8.2 串入/串出移位寄存器
9.8.3 串入/並出移位寄存器
9.8.4 併入/串出移位寄存器
9.9 順序脈衝發生器
9.10 序列信號發生器
9.11 分頻器
9.11.1 偶數分頻器
9.11.2 奇數分頻器
9.11.3 半整數分頻器
第10章 存儲器設計範例
10.1 只讀存儲器（ROM）
10.2 隨機存儲器（RAM）
10.3 堆棧
10.4 FIFO
第11章 數字系統設計範例
11.1 跑馬燈設計
11.2 8位數碼掃描顯示電路設計
11.3 4×4鍵盤掃描電路設計
11.4 數字頻率計
11.5 乒乓遊戲機
11.6 交通控制器
11.7 數字鐘
11.8 自動售貨機
11.9 出租車計費器
11.10 電梯控制器
第12章 可參數化宏模塊和IP核的使用
12.1 ROM、RAM、FIFO的使用
12.2 乘法器和鎖相環的使用
12.3 正弦信號發生器
12.4 NCO IP核的使用
第13章 基於FPGA的射頻熱療系統
13.1 腫瘤熱療的生物學與物理學技術概論
13.1.1 熱療的生物學方面
13.1.2 熱療的物理技術方面
13.2 溫度場特性的仿真
13.3 射頻熱療系統設計
13.4 系統硬件電路設計
13.4.1 硬件整體結構
13.4.2 高精度數字溫度傳感器DS18B20
13.4.3 Cyclone Ⅳ系列FPGA器件的特點
13.4.4 Cyclone Ⅳ GX器件的配置電路設計
13.4.5 電源電路
13.4.6 驅動電路設計
13.5 軟件實現
13.5.1 系統軟件設計電路
13.5.2 溫度測量模塊
13.5.3 指定溫度設置模塊
13.5.4 控制算法的選擇與設計
13.5.5 信號調製
13.5.6 溫度顯示模塊
13.5.7 分頻模塊
13.6 溫度場測量與控制的實驗
13.6.1 實驗材料和方法
13.6.2 實驗結果
13.6.3 實驗結果分析
13.7 結論
第14章 基於FPGA的直流電機伺服系統
14.1 電機控制發展概況
14.2 系統控制原理
14.3 算法設計
14.4 系統硬件設計原理
14.5 系統軟件設計原理
14.5.1 系統軟件設計電路
14.5.2 AD1674控制模塊
14.5.3 ADC0809控制模塊
14.5.4 反饋控制模塊
14.5.5 前饋控制模塊
14.5.6 前饋和反饋量求和模塊
14.5.7 過電流控制模塊
14.5.8 PWM波生成模塊
14.5.9 分頻模塊
14.6 系統調試及結果分析
14.6.1 硬件調試
14.6.2 可靠性、維修性、安全性分析
14.6.3 軟件調試
14.7 結論