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自從VHDL在1987年成為IEEE標準之後，就因其在電路模型建立、仿真、綜合等方面的強大功能而被廣泛用於複雜數字邏輯電路的設計中。佩德羅尼編著的《VHDL數字電路設計教程》共分為三個基本組成部分，首先詳細介紹VHDL語言的背景知識、基本語法結構和VHDL代碼的編寫方法；然後介紹VHDL電路單元庫的結構和使用方法，以及如何將新的設計加入到現有的或自己新建立的單元庫中，以便於進行代碼的分割、共享和重用；最後介紹CPLD和FPGA的發展歷史、主流廠商提供的開發環境使用方法。本書在結構組織上有獨特之處，例如將併發描述語句、順序描述語句、數據類型與運算操作符和屬性等獨立成章，使讀者更容易清晰準確地掌握這些重要內容。本書注重設計實踐，給出了大量完整設計實例的電路圖、相關基本概念、電路工作原理以及仿真結果，從而將VHDL語法學習和如何採用它進行電路設計有機地結合在一起。
《VHDL數字電路設計教程》適合通信工程、電子工程及相關專業的高年級本科生作為教材使用，同時也可以作為可編程邏輯器件應用開發的培訓教材。
《VHDL數字電路設計教程》適合通信工程、電子工程及相關專業的高年級本科生作為教材使用，同時也可以作為可編程邏輯器件應用開發的培訓教材。
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佩德羅尼編著的《VHDL數字電路設計教程》采用將數字電路系統設計實例與可編程邏輯相結合的方法，通過大量實例，對如何采用VHDL進行電路設計進行了全面描述。目前大多數同類教材過多關注VHDL一語法特點本身，而本書則給出了大量完整設計實例的電路圖、相關基本概念、電路工作原理及仿真結果，從而將VHDL語法學習和如何采用它進行電路設計相結合。本書對VHOL的講述簡明而完整，對與VHDL綜合相關的內容進行了詳細討論和說明。全書的內容組織清晰合理，包括電路設計與系統設計兩個基本部分，分別講述了VHDL的基礎語法、基本代碼編寫技術，以及與VHDL代碼分割、共享、重用相關的知識。
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