Verilog HDL應用程序設計實例精講(附1光碟)（簡體書）

本書從實用的角度出發，通過大量的工程實例，詳細、深入地介紹了Verilog HDL應用程序設計的方法與技巧。全書共分2篇12章，第一篇為Verilog HDL基礎知識，概要介紹了Verilog HDL的特點、語言要素與表達式、行為級建模、結構級建模、語句的綜合、設計與驗證，以及代碼優化技巧，引導讀者技術入門；第二篇為VerilogHDL應用編程實例，通過30多個實例，循序漸進地介紹了VerilogHDL在邏輯電路、存儲器、數字通信、數字控制、信號測量領域的應用編程技術和技巧。這些實例典型豐富，全部來自于實踐并且調試通過，融合了作者多年的設計經驗，應用性和指導性強，利于讀者學習后舉一反三，快速提高應用編程能力。
本書配有一張光盤，包含了全書實例的程序源代碼和部分視頻教程，方便讀者學習和使用。本書適合計算機硬件、電子與通信工程等相關專業的大學生，以及從事Verilog HDL編程的科研人員使用。

Verilog HDL基礎知識
　第1章　Verilog HDL語言概述
1.1　HDL概念與發展歷史
1.2　Verilog HDL語言特點
1.3　Verilog HDL語言開發流程
1.4　Verilog HDL程序的基本結構
1.4.1　模塊
　1.4.2　模塊調用
　第2章　erilog HDL語法基礎
2.1 程序格式
2.2　注釋
2.3 間隔符
2.4　數值
2.5 字符串
2.6　標識符
2.7　系統任務和函數
2.8　編譯指令
2.9　數據類型
　2.9.1　線網（Net）和變量（Variable）
2.9.2　標量（Scalar）與矢量（Vector）
　2.9.3　線網（Net）數據類型
2.9.4　變量（Variable）數據類型
2.9.5　數組（Array）類型
2.9.6　參數
2.9.7　名字空間
2.10　表達式
2.10.1　操作符
　2.10.2　操作數
2.10.3　延遲表達式
2.l0.4　表達式的位寬
　2.10.5　有符號表達式
　第3章　行為級建模
3.1　行為級建模的結構
3.1.1　過程塊結構
3.1.2　initial過程塊
3.1.3　always過程塊
3.2 語句塊
　3.2.1　順序語句塊（begin—end）
3.2.2　並行語句塊（fork-join）
3.2.3　順序塊和並行塊的混合使用
3.3 時間控制
　3.3.1　延時控制
3.3.2　邊沿觸發事件控制
3.3.3 電平敏感事件控制（wait語句）
3.4　賦值語句
　3.4.1　過程賦值語句
3.4.2　阻塞型賦值語句和非阻塞型賦值語句
3.4.3　連續賦值語句和過程連續賦值語句
3.5 分支語句
　3.5.1　if-else條件分史語句
3.5.2　case分支控制語句
3.6　循環控制語句
3.6.1 forever循環語句
3.6.2 repeat循環語句
3.6.3 while循環語句
　3.6.4 for循環語句
3.7　任務（task）和函數（function）
　3.7.1任務（task）
　3.7.2 函數（function）
　第4章　結構級建模
4.1　模塊級建模
　4.1.1　模塊的定義
4.1.2　模塊的端口
4.1.3　模塊的調用
　4.1.4　在模塊調用時對參數值的更改
4.2 門級建模
4.2.1 內置基本門級元件
4.2.2　用戶自定義基本元件（UDP）
　第5章　Verilog HDL語句的綜合
5.1 綜合概述
5.1.1　綜合的概念
5.1.2　數值集合與數據類型
　5.1.3　儲值單元的綜合原則
5.2　連續賦值語句的綜合
5.3 過程賦值語句的綜合
5.3.1 阻塞賦值語句
5.3.2　非阻塞賦值語句
5.4　邏輯運算符的綜合
5.5　算術運算符的綜合
5.5.1　無符號運算
5.5.2　有符號運算
　5.5.3　進位與位寬
5.6　關係運算符的綜合
　5.7　移位（shiR）運算符綜合
5.8　位選擇綜合
　5.9　條件表達式的綜合
5.10　always語句的綜合
　5.11　if語句的綜合
　5.12　case語句的綜合
5.12.1　從case語句綜合出鎖存器
5.12.2 casez和casex語句的綜合
　5.12.3　並行的case語句
5.12.4　條件表達式使用常量的case語句
　5.13　鎖存器的綜合
5.14　循環語句的綜合
5.14.1　靜態循環的綜合
5.14.2　非靜態循環的綜合
5.15　阻塞和非阻塞賦值
5.16　函數的綜合
5.17　任務的綜合
5.18　任意值/高阻的綜合
　第6章　設計驗證
6.1　后綜合設計驗證
6.1.1　基於仿真的驗證
6.1.2　形式化驗證
6.2　面向驗證的編碼風格
6.2.1　功能正確性
6.2.2　時序正確性
6.3 定時驗證
6.4　時序分析基礎
　6.4.1　周期與最大時鐘頻率
6.4.2 時鐘建立時間

……
　第7章　Verilog HDL代碼優化技巧
Verilog HDL應用編程實例
　第8章　組合電路設計實例
　第9章　時序電路設計實例
　第10章　存儲器電路設計實例
　第11章　數字通信與控制設計實例
　第12章　數字頻率測量設計實例