數字系統設計與Verlog HDL（第3版）（簡體書）

本書系統介紹了數字系統設計相關的知識，主要內容包括：EDA技術、FPGA／CPLD器件、Vefilog硬件描述語言等。本書以Quartus II、Synplify Pro／Synplify軟件為平臺，以Verilog-1995和Verilog-2001為語言標準，以可綜合的設計為重點，以大量經過驗證的數字設計實例為依據，系統闡述了數字系統設計的方法與技術，對設計優化做了探討。 本書的特點是：著眼于實用，緊密聯系教學實際，實例豐富。全書深入淺出，概念清晰，語言流暢。可作為電子、通信、信息、測控、電路與系統等專業高年級本科生和研究生的教學用書，也可供從事電路設計和系統開發的工程技術人員閱讀參考。

第1章 EDA技術與數字系統設計
1.1 EDA技術及其發展
1.2 數字系統設計技術
1.2.1 Top—down設計
1.2.2 Bottom—up設計
1.2.3 IP復用技術與SoC
1.3 數字系統設計的流程
1.3.1 輸入
1..2 綜合
1.3.3 適配
1.3.4 仿真
1.3.5 編程
1.4 常用的EDA軟件工具
1.5 EDA技術的發展趨勢
習題
第2章 FPGA／CPLD器件
2.1 PLD的分類
2.1.1 按集成度分類
2.1.2 按編程特點分類
2.1.3 按結構特點分類
2.2 PLD的基本原理與結構
2.2.1 PLD器件的基本結構
2.2.2 PLD電路的表示方法
2.3 低密度PLD的原理與結構
2.4 CPLD的原理與結構
2.4.1 宏單元結構
2.4.2 典型CPLD的結構
2.5 FPGA的原理與結構
2.5.1 查找表結構
2.5.2 典型FPGA的結構
2.5.3 FPGA結構的發展
2.6 FPGA／CPLD的編程元件
2.6.1 熔絲型開關
2.6.2 反熔絲
2.6.3 浮柵編程元件
2.6.4 SRAM編程元件
2.7 邊界掃描測試技術
2.8 FPGA/CPLD的編程與配置
2.8.1在系統編程
2.8.2 CPLD器件的編程
2.8.3 FPGA器件的配置
2.9 FPGA／CPLD器件概述
2.10 PLD的發展趨勢
習題
第3章 Quartus|1集成開發工具
3.1 Quartus Il原理圖設計
3.1.1 半加器原理圖輸入
3.1.2 半加器設計與仿真
3.1.3 全加器設計與仿真
3.2 Quartus Il的優化設置
3.2.1 Settings設置
3.2.2 分析與綜合設置
3.2.3 優化布局布線
3.3.4 設計可靠性檢查
3.3 Quartus II的時序分析
3.3.1 時序設置與分析
3.3.2 時序逼近
習題
第4章 基于宏功能模塊的設計
4.1 乘法器模塊
4.2 除法器模塊
4.3 計數器模塊
4.4 常數模塊
4.5 鎖相環模塊
4.6 存儲器模塊
4.7 其他模塊
習題
第5章 Verilog HDL設計初步
5.1 Verilog HDL簡介
5.2 Verilog HDL設計舉例
5.3 Verilog HDL模塊的結構
5.4 Synplify pro／Synplify綜合器
第6章 Verilog HDL語法與要素
第7章 Verilog HDL行為語句
第8章 數字設計的層次與風格
第9章 Verilog HDL設計進階
第10章 數字電路的仿真
第11章 數字設計實例
附錄