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商品簡介
目次
商品簡介
本書從數字邏輯的基礎知識——數制和編碼入手，系統講述了邏輯代數基礎、邏輯門電路、組合邏輯電路和時序電路的相關知識，進而介紹了可編程邏輯器件的原理和設計方法，以及Verilog硬件描述語言。
本書內容全面新穎，既涵蓋了數字邏輯傳統的內容體系，又合理吸收了現代邏輯電路設計的新技術、新方法，許多內容是作者多年教學科研工作的總結。全書深入淺出，語言流暢，舉例豐富，精選了大量習題，并配有電子教案。
本書可作為高等學校計算機、電子與通信等相關專業的教材，也可作為從事邏輯電路設計的工程技術人員的參考書。
本書內容全面新穎，既涵蓋了數字邏輯傳統的內容體系，又合理吸收了現代邏輯電路設計的新技術、新方法，許多內容是作者多年教學科研工作的總結。全書深入淺出，語言流暢，舉例豐富，精選了大量習題，并配有電子教案。
本書可作為高等學校計算機、電子與通信等相關專業的教材，也可作為從事邏輯電路設計的工程技術人員的參考書。
目次
出版說明
前言
第1章 數制和編碼
1.1 進位計數制
1.1.1 進位計數制的要素
1.1.2 二進制
1.1.3 八進制和十六進制
1.2 數制轉換
1.2.1 二進制數與十進制數的轉換
1.2.2 八進制數、十六進制數與二進制數的轉換
1.3 帶符號數的代碼表示
1.3.1 機器數和真值
1.3.2 帶符號數的表示方法
1.3.3 機器數的定點與浮點表示法
1.4 常用的數字字符編碼
1.4.1 十進制數的代碼表示
1.4.2 字符的代碼表示
習題一
第2章 邏輯代數基礎
2.1 邏輯代數的基本概念
2.1.1 基本邏輯運算
2.1.2 運算規則和復合運算
2.2 邏輯代數的基本公式及規則
2.2.1 邏輯函數的概念
2.2.2 邏輯代數的基本公式
2.2.3 邏輯代數的重要規則和定理
2.3 邏輯函數的代數化簡法
2.3.1 邏輯函數的“與或”式和“或與”式
2.3.2 代數化簡法
2.4 邏輯函數的卡諾圖化簡法
2.4.1 最小項和最大項
2.4.2 卡諾圖化簡法
2.5 含任意項邏輯函數的化簡
2.5.1 任意項的產生
2.5.2 邏輯函數的化簡
2.6 邏輯函數的表格化簡法
2.7 二元決策圖和多值邏輯函數
習題二
第3章 邏輯門電路
3.1 集成邏輯電路的分類
3.2 分立元件門電路
3.2.1 正邏輯與負邏輯
3.2.2 二極管“與”門電路
3.2.3 二極管“或”門電路
3.2.4 三極管“非”門電路
3.3 TTL門電路
3.3.1 TTL“與非”門的電路組成和工作原理
3.3.2 集電極開路“與非”門（OC門）
3.3.3 三態輸出“與非”門電路（TS門）
3.4 TTL“與非”門的主要外部特性
3.5 邏輯門電路的符號與集成化邏輯門
3.6 MOS邏輯門
3.6.1 MOS電路
3.6.2 CMOS門電路
習題三
第4章 組合邏輯電路
4.1 組合邏輯電路分析
4.1.1 組合電路的特點和表示
4.1.2 組合電路的分析步驟
4.2 組合邏輯電路設計
4.2.1 設計的基本步驟
4.2.2 設計舉例
4.2.3 多輸出組合邏輯電路的設計
4.3 加法器
4.3.1 一位加法器
4.3.2 多位加法器
4.3.3 集成化加法器及其應用
4.4 譯碼器
4.4.1 二進制譯碼器的功能原理
4.4.2 集成化的譯碼器及其應用
4.4.3 矩陣式譯碼器
4.4.4 顯示譯碼器
4.5 數據選擇器
4.5.1 數據選擇器的結構原理
4.5.2 常見的數據選擇器及其應用
4.6 編碼器
4.7 數字比較器
4.7.1 并行比較器的原理
4.7.2 “分段比較”的原理
4.8 組合邏輯電路的競爭與冒險
4.8.1 競爭與冒險的產生
4.8.2 判斷冒險
4.8.3 消除冒險
習題四
第5章 同步時序電路
5.1 時序機簡介
5.1.1 時序機的定義
5.1.2 時序機的狀態表和狀態圖
5.2 觸發器
5.2.1 RS型觸發器
5.2.2 D觸發器
5.2.3 JK觸發器
5.2.4 T觸發器
5.3 同步時序電路的結構與分析
5.3.1 同步時序電路的結構
5.3.2 同步時序電路的分析
5.4 同步時序電路的設計
5.4.1 建立原始狀態圖和狀態表
5.4.2 狀態簡化
5.4.3 狀態分配、求激勵函數與輸出函數
5.4.4 不完全確定狀態的同步時序電路設計
5.5 設計舉例
5.6 集成化的同步時序電路及其應用設計
5.6.1 計數器
5.6.2 寄存器
5.6.3 節拍信號發生器
習題五
第6章 異步時序電路
6.1 脈沖異步電路
6.2 電平異步電路
6.2.1 電路特點和描述方法
6.2.2 電位異步電路的分析
6.2.3 電位異步電路的設計
6.3 異步時序電路的險態
習題六
第7章 簡單可編程邏輯器件
7.1 可編程只讀存儲器
7.2 可編程邏輯器件
7.2.1 可編程邏輯陣列
7.2.2 可編程陣列邏輯與通用陣列邏輯
7.3 PLD設計方法及步驟
7.3.1 PLD器件的設計步驟
7.3.2 可編程器件設計軟件簡介
7.3.3 可編程邏輯器件設計舉例
習題七
第8章 復雜可編程邏輯器件
8.1 復雜可編程邏輯器件
8.2 可編程門陣列
8.3 可編程邏輯器件設計簡介
8.3.1 設計步驟
8.3.2 設計進入
8.3.3 設計實現
8.3.4 模擬仿真
8.3.5 器件編程
習題八
第9章 數字系統設計初步
9.1 數字系統的組成
9.2 數字系統的設計
9.2.1 數字系統的實現方法
9.2.2 數字系統的設計過程
9.2.3 數字系統的設計工具
9.3 Verilog硬件描述語言簡述
9.3.1 Verilog語言的基本設計單元——模塊
9.3.2 結構化描述形式
9.3.3 數據流描述方式
9.3.4 行為描述方式
9.3.5 混合設計描述方式
9.3.6 設計模擬
習題九
附錄 常用邏輯符號對照表
參考文獻
前言
第1章 數制和編碼
1.1 進位計數制
1.1.1 進位計數制的要素
1.1.2 二進制
1.1.3 八進制和十六進制
1.2 數制轉換
1.2.1 二進制數與十進制數的轉換
1.2.2 八進制數、十六進制數與二進制數的轉換
1.3 帶符號數的代碼表示
1.3.1 機器數和真值
1.3.2 帶符號數的表示方法
1.3.3 機器數的定點與浮點表示法
1.4 常用的數字字符編碼
1.4.1 十進制數的代碼表示
1.4.2 字符的代碼表示
習題一
第2章 邏輯代數基礎
2.1 邏輯代數的基本概念
2.1.1 基本邏輯運算
2.1.2 運算規則和復合運算
2.2 邏輯代數的基本公式及規則
2.2.1 邏輯函數的概念
2.2.2 邏輯代數的基本公式
2.2.3 邏輯代數的重要規則和定理
2.3 邏輯函數的代數化簡法
2.3.1 邏輯函數的“與或”式和“或與”式
2.3.2 代數化簡法
2.4 邏輯函數的卡諾圖化簡法
2.4.1 最小項和最大項
2.4.2 卡諾圖化簡法
2.5 含任意項邏輯函數的化簡
2.5.1 任意項的產生
2.5.2 邏輯函數的化簡
2.6 邏輯函數的表格化簡法
2.7 二元決策圖和多值邏輯函數
習題二
第3章 邏輯門電路
3.1 集成邏輯電路的分類
3.2 分立元件門電路
3.2.1 正邏輯與負邏輯
3.2.2 二極管“與”門電路
3.2.3 二極管“或”門電路
3.2.4 三極管“非”門電路
3.3 TTL門電路
3.3.1 TTL“與非”門的電路組成和工作原理
3.3.2 集電極開路“與非”門（OC門）
3.3.3 三態輸出“與非”門電路（TS門）
3.4 TTL“與非”門的主要外部特性
3.5 邏輯門電路的符號與集成化邏輯門
3.6 MOS邏輯門
3.6.1 MOS電路
3.6.2 CMOS門電路
習題三
第4章 組合邏輯電路
4.1 組合邏輯電路分析
4.1.1 組合電路的特點和表示
4.1.2 組合電路的分析步驟
4.2 組合邏輯電路設計
4.2.1 設計的基本步驟
4.2.2 設計舉例
4.2.3 多輸出組合邏輯電路的設計
4.3 加法器
4.3.1 一位加法器
4.3.2 多位加法器
4.3.3 集成化加法器及其應用
4.4 譯碼器
4.4.1 二進制譯碼器的功能原理
4.4.2 集成化的譯碼器及其應用
4.4.3 矩陣式譯碼器
4.4.4 顯示譯碼器
4.5 數據選擇器
4.5.1 數據選擇器的結構原理
4.5.2 常見的數據選擇器及其應用
4.6 編碼器
4.7 數字比較器
4.7.1 并行比較器的原理
4.7.2 “分段比較”的原理
4.8 組合邏輯電路的競爭與冒險
4.8.1 競爭與冒險的產生
4.8.2 判斷冒險
4.8.3 消除冒險
習題四
第5章 同步時序電路
5.1 時序機簡介
5.1.1 時序機的定義
5.1.2 時序機的狀態表和狀態圖
5.2 觸發器
5.2.1 RS型觸發器
5.2.2 D觸發器
5.2.3 JK觸發器
5.2.4 T觸發器
5.3 同步時序電路的結構與分析
5.3.1 同步時序電路的結構
5.3.2 同步時序電路的分析
5.4 同步時序電路的設計
5.4.1 建立原始狀態圖和狀態表
5.4.2 狀態簡化
5.4.3 狀態分配、求激勵函數與輸出函數
5.4.4 不完全確定狀態的同步時序電路設計
5.5 設計舉例
5.6 集成化的同步時序電路及其應用設計
5.6.1 計數器
5.6.2 寄存器
5.6.3 節拍信號發生器
習題五
第6章 異步時序電路
6.1 脈沖異步電路
6.2 電平異步電路
6.2.1 電路特點和描述方法
6.2.2 電位異步電路的分析
6.2.3 電位異步電路的設計
6.3 異步時序電路的險態
習題六
第7章 簡單可編程邏輯器件
7.1 可編程只讀存儲器
7.2 可編程邏輯器件
7.2.1 可編程邏輯陣列
7.2.2 可編程陣列邏輯與通用陣列邏輯
7.3 PLD設計方法及步驟
7.3.1 PLD器件的設計步驟
7.3.2 可編程器件設計軟件簡介
7.3.3 可編程邏輯器件設計舉例
習題七
第8章 復雜可編程邏輯器件
8.1 復雜可編程邏輯器件
8.2 可編程門陣列
8.3 可編程邏輯器件設計簡介
8.3.1 設計步驟
8.3.2 設計進入
8.3.3 設計實現
8.3.4 模擬仿真
8.3.5 器件編程
習題八
第9章 數字系統設計初步
9.1 數字系統的組成
9.2 數字系統的設計
9.2.1 數字系統的實現方法
9.2.2 數字系統的設計過程
9.2.3 數字系統的設計工具
9.3 Verilog硬件描述語言簡述
9.3.1 Verilog語言的基本設計單元——模塊
9.3.2 結構化描述形式
9.3.3 數據流描述方式
9.3.4 行為描述方式
9.3.5 混合設計描述方式
9.3.6 設計模擬
習題九
附錄 常用邏輯符號對照表
參考文獻
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