輕鬆成為設計高手：Verilog HDL實用精解（簡體書）

《輕鬆成為設計高手——Verilog HDL實用精解》主要分為3部分：第1 ～3章描述了Verilog HDL語言的基本概念、設計流程、語法與建模方式； 第4～6章討論如何合理使用Verilog HDL描述高性能的可綜合電路；第7、8 章重點描述了如何編寫測試激勵以及Verilog的仿真原理。另外，第9章對 Verilog HDL語言的發展趨勢做了展望。 《輕鬆成為設計高手——Verilog HDL實用精解》可作為高等院校通信 工程、電子工程、電腦、微電子與半導體學等理工專業的教材，也可作 為FPGA／CPLD邏輯設計工程師、IC工程師、硬體電路設計工程師的實用工 具書。本書由EDA先鋒工作室編著。

《輕鬆成為設計高手——Verilog HDL實用精解》作者有15年以上的專業設計經驗，曾擔任著名FPGA/CPLD廠商的技術經理，所以本身具有了其他語言書籍無法比擬的獨特優勢——豐富的實際經驗。 本書主要分為3部分：第1～3章描述了Vetilog HDL語言的基本概念、設計流程、語法與建模方式；第4～6章討論如何合理使用Verilog HDL描述高性能的可綜合電路；第7、8章重點描述了如何編寫測試激勵以及Verilog的仿真原理。另外，在第9章對HDL語言的發展趨勢做了展望。本書由EDA先鋒工作室編著。

第1章 HDL設計方法簡介 1.1 設計方法的變遷 1.2 Verilog語言的特點 1.2.1 Verilog的由來 1.2.2 HDL與原理圖 1.2.3 Vetilog和HDL 1.2.4 Verilog和C 1.3 HDL設計與驗證流程 1.4 問題與思考 第2章 Verilog語言基礎 2.1 Top-Down和Bottom-Up 2.2 從一個實例開始 2.2.1 實例 2.2.2 3種描述方法 2.3 基本詞法 2.4 模組和埠 2.5 編譯指令 2.6 邏輯值與常量 2.6.1 邏輯值 2.6.2 常量 2.7 變數類型 2.7.1 線網類型 2.7.2 寄存器類型 2.7.3 變數的物理含義 2.7.4 驅動和賦值 2.8 參數 2.9 Verilog 中的併發與順序 2.10 運算元、操作符和運算式 2.10.1 操作符 2.10.2 二進位數字值 2.10.3 運算元 2.11 系統任務和系統函數 2.11.1 顯示任務 2.11.2 檔輸入／輸出任務 2.11.3 其他系統任務和函數 2.12 小結 2.13 問題與思考 第3章 描述方式和設計層次 3.1 描述方式 3.2 資料流程描述 3.2.1 資料流程 3.2.2 連續賦值語句 3.2.3 延 時 3.2.4 多驅動源線網 3.3 行為描述 3.3.1 行為描述的語句格式 3.3.2 過程賦值語句 3.3.3 語句組 3.3.4 高級編程語句 3.4 結構化描述 3.4.1 實例化模組的方法 3.4.2 參數化模組 3.5 設計層次 3.5.1 系統級和行為級 3.5.2 RTL級 3.5.3 門級 3.5.4 電晶體級 3.5.5 混合描述 3.6 CRC計算與校驗電路實例 3.6.1 CRC10校驗，行為級 3.6.2 CRC10 機算電路，RTL級 3.7 小 結 3.8 問題與思考 第4章 RTL概念與常用RTL建模 4.1 RTL和綜合的概念 4.2 RTL級的基本要素和設計步驟 4.3 常用RTL級建模 4.3.1 非阻塞賦值、阻塞賦值、連續賦值 4.3.2 寄存器電路建模 4.3.3 組合邏輯建模 4.3.4 雙向埠與三態信號建模 4.3.5 mux建模 4.3.6 記憶體建模 4.3.7 簡單的時鐘分頻電路 4.3.8 串／並轉換建模 4.3.9 同步重定和非同步重定 4.3.10 用case和if...else建模 4.3.11 可綜合的Verilog語法子集 4.4 CPU讀／寫PLD寄存器介面設計實例 4.5 小結 4.6 問題與思考 第5章 RTL設計與編碼指導 5.1 一般性指導原則 5.1.1 面積和速度的平衡與互換原則 5.1.2 硬體原則 5.1.3 系統原則 5.2 同步設計原則和多時鐘處理 5.2.1 同步設計原則 5.2.2 亞穩態 5.2.3 非同步時鐘域資料同步 5.3 代碼風格 5.3.1 Coding Style的分類 5.3.2 Coding Style的重要性 5.4 結構層次設計和模組劃分 5.4.1 結構層次化編碼 5.4.2 模組劃分的技巧 5.5 組合邏輯的注意事項 5.5.1 always組合邏輯信號敏感表 5.5.2 組合邏輯環路 5.5.3 脈衝產生器 5.5.4 慎用鎖存器 5.6 時鐘設計的注意事項 5.6.1 內部邏輯產生的時鐘 5.6.2 Ripple Counter 5.6.3 時鐘選擇 5.6.4 門控時鐘 5.6.5 時鐘同步使能端 5.7 RTL代碼優化技巧 5.7.1 使用Pipelining技術優化時序 5.7.2 模組複用與Resource Sharing 5.7.3 邏輯複製 5.7.4 香農擴展運算 5.8 小 結 5.9 問題與思考 第6章 如何寫好狀態機 6.1 狀態機的基本概念 6.1.1 狀態機是一種思想方法 6.1.2 狀態機的基本要素與分類 6.1.3 狀態機的基本描述方式 6.2 如何寫好狀態機 6.2.1 什麼是好的RTL級FSM描述 6.2.2 RTL級狀態機描述常用語法 6.2.3 推薦的狀態機描述方法 6.2.4 狀態機設計的其他技巧 6.3 使用Synp1ify Pro分析FSM 6.4 小 結 6.5 問題與思考 第7章 邏輯驗證與testbench編寫 7.1 概述 7.1.1 仿真和驗證 7.1.2 什麼是testbench 7.2 建立testbench，仿真設計 7.2.1 編寫仿真激勵 7.2.2 搭建仿真環境 7.2.3 確認仿真結果 7.2.4 寫testbench要注意什麼 7.3 CPU介面仿真實例 7.3.1 設計簡介 7.3.2 一種testbench 7.3.3 另一種testbench 7.4 結構化tcstbench思想 7.4.1 任務和函數 7.4.2 匯流排模型重用 7.4.3 測試套具 7.4.4 測試用例 7.4.5 結構化testbench 7.5 實例：結構化testbench的編寫 7.5.1 單頂層testbench 7.5.2 多頂層testbench 7.6 擴展Verilog的高層建模能力 7.7 小 結 7.8 問題與思考 第8章 Verilog語義和仿真原理 8.1 從一個問題說起 8.2 電路與仿真 8.2.1 電路是並行的 8.2.2 Verilog是並行語言 8.2.3 模擬器串列執行，Verilog仿真語義 8.3 仿真原理 8.3.1 Verilog如何仿真 8.3.2 仿真時間 8.3.3 事件驅動 8.3.4 進程 8.3.5 調度 8.3.6 時序控制 8.3.7 進程、事件和仿真時間的關係 8.3.8 Verilog語言的不確定性 8.4 分層事件佇列與仿真參考模型 8.4.1 分層事件佇列 8.4.2 仿真參考模型 8.5 時序模型與延時 8.5.1 仿真模型 8.5.2 時序模型 8.5.3 案例分析 8.5.4 如何在Verilog語言中正確的增加延時 8.6 再談阻塞與非阻塞賦值 8.6.1 本質 8.6.2 案例分析 8.7 如何提高代碼的仿真效率 8.8 防止仿真和綜合結果不一樣 8.9 小結 8.10 問題與思考 第9章 設計與驗證語言發展趨勢 9.1 設計與驗證語言發展歷程 9.1.1 HDL作為設計和驗證語言 9.1.2 C／C++和私有的驗證語言 9.1.3 Accellera和IEEE的標準化工作 9.2 硬體設計語言發展的現狀和走向 9.2.1 HDL的競爭 9.2.2 一些嘗試 9.2.3 下一代的Verilog語言 9.2.4 SystemC 9.3 驗證語言發展現狀和走向 9.3.1 驗證方法 9.3.2 HVL標準化進程 9.3.3 HVL的新需求 9.4 總結和展望 9.5 小 結 9.6 問題與思考 參考文獻